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[RF전반]

Re: bonding wire 및 pcb 기생성분 문의

글쓴이 : 응애나아기RF 날짜 : 2024-02-15 (목) 08:17 조회 : 386
안녕하세요.

질문의 답변사항은 아래와 같습니다.

1. 위와 같이 임의적인 값을 선정하는 것이 아닌 와이어 모양 및 길이에 따른 인덕턴스 값을 EM 시뮬레이션을 통해 도출 하는 것이 맞습니다.(이론적으로)
위 시뮬레이션을 통해 나온 최적의 인덕턴스 값을 가지는 와이어 본딩 모양 및 길이가 나올 것 입니다. 이 후, 그 모양 및 길이대로 칩, PCB에 와이어 본딩을 하는 것 입니다.

따라서 칩을 설계 하실 때, 와이어 까지 고려하실 필요는 없습니다. 칩 자체만의 설계 및 성능 확인 후, 와이어를 고려하시면 됩니다. 일반적으로 와이어는 두께 25um(1mil), 길이는 120um ~ 190um로 적용하면 됩니다.(길이는 짧을 수록 좋지만, 실제 공정 시, 모양 고려해야함)

2. PCB 또한 마찬가지로 칩 설계시 고려할 사항이 아닙니다. 결론은 칩자체 설계 부터 진행하시면 됩니다.

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 > 안녕하세요..
> 전자과가 아닌 타 학과에서 RF 설계를 맞게된 석사과정 학생입니다.
> 기본적인 것에서 막혀 몇일 간 논문도 많이 찾아보고, 수 많은 고민을 하다가 도저히 안되어 문의드립니다.
> 이곳에 여쭤봐도 되는 것인지, 바쁘실텐데 실례가 되는 것이 아닌지 조심스럽습니다만, 몇주 째 진도가 안나가서 실례 무릅쓰고 문의드립니다.
>
> - 우선 제 상황은 아래와 같습니다. -
> 0. 저는 Cadence tool을 사용중이며, ADS나 Allegro 같은 툴은 없습니다.
> 1. 저는 TSMC 180nm 공정에서 2.4Ghz target frequency의 RFIC LNA를 설계하고자 합니다. 가장 기본적인 topology인 cascode CS amp 구조를 선정했습니다.
> 2. 몇몇의 논문을 찾아보니 wire bonding에서 약 1nH/mm 직렬 기생 inductanc와 약 50fC/mm의 병렬 기생 capacitance가 생긴다는 것을 알았습니다. 그래서 저는 wire bonding이 2mm정도 될 것을 예상하여 모든 pad에 2nH 직렬 inductance, 100fC 병렬 cap을 달고 시뮬레이션을 했습니다.
> 3. PCB 에서도 PAD가 있으니 약 100fC 정도 병렬 capacitor를 대입하여 시뮬레이션을 했습니다.
>
> -질문 사항은 다음과 같습니다. -
> 1. 위의 2번, 3번과 같이 기생성분을 고려하는 것이 적절한 수치인지요? (보통은 어느정도의 수치를 놓고 시뮬레이션을 하는지 궁금합니다.)
> 2. 위와 같이 시뮬레이션을 했을 때, 임피던스 매칭이 불가능합니다. 패드(+bonding wire) 모델 -> LNA 사이에 매칭을 하기 위해서는 매우 큰 inductor가 필요한데, 실무 상 chip 안에 25nm 정도의 inductor를 넣을 수가 없고, 넣어도 Q factor가 좋지 않아서 매칭이 안됩니다.
> 3. 그렇다고 off-chip에서 매칭을 하자니 패드(+bonding wire) 모델 -> LNA 사이 매칭이 안되어 신호가 정상적으로 LNA에 전달되지 않을까 걱정이됩니다.
> 4. 또한 PCB 의 패턴에 의한 기생성분도 무시할 수  없을 것 같은데, 이런 기생성분을 얼마나 산정하고 시뮬레이션을 해야될지 감이 안잡힙니다... 아무리 책을 찾아봐도 PAD나 PCB effect에 관련해서는 자세히 기술되어있는 것이 없어서 여쭤봅니다.
> 5. 그리고 micro strip calculator로 계산해보고자 했으나, 결과값은 impedance 값만 나오고 electronical equivalent circuit는 나오지 않는 듯 한다는 첫번째 문제점과, PCB 하단부에 ground 처리가 기본으로 들어가있는 것으로 나타나서 실제 PCB에서의 설계와 다를 수 있다는 두번째 문제점때문에 사용하지 못하고 있습니다.
>
> 상기에 대해 답변해주시면 큰 도움이 될 것 같습니다...
> 감사합니다.
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